不靠平坦化，也不靠受主阻挡层：垂直 β-Ga₂O₃ ISEFET 的器件物理与制造逻辑

论文：Akilesh Srikanth、Md Saklain Morshed、Chandan Joishi、Ahmad E. Islam、Siddharth Rajan，Vertical β-Ga₂O₃ Isolated Source Electrode Field Effect Transistors (ISEFET) Without Planarization or Mid-Gap Acceptor Blocking Layers，arXiv:2608.12797，2026-08-13。

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先给结论：这是一篇“制造架构论文”，不是性能纪录论文

这项工作的真正创新，不是把 β-Ga₂O₃ 晶体管的耐压推到新高，而是重新安排了源极怎样从垂直鳍式器件中被引出。

传统垂直 β-Ga₂O₃ FinFET 往往要在高深宽比结构上进行介质/金属填充、平坦化和精确回刻，才能同时接触顶部源极并保留包围鳍侧壁的栅极。CAVET 或 U-MOSFET 则通常需要在有源区内构造 Mg、N 等深能级受主电流阻挡层（current blocking layer, CBL），但 β-Ga₂O₃ 缺乏成熟的 p 型掺杂，这些深能级区域容易引入陷阱、色散和输运退化。

ISEFET 的解法是：不在有源区内部“造一个半导体阻挡层”，而是在有源区外铺一块 SiO₂ 绝缘区，让顶部鳍源极金属连续延伸到这块绝缘区上的大焊盘。 这样，源极接触问题被移出栅控沟道；栅介质和栅金属可以直接共形覆盖鳍结构，不再需要为了重新露出埋藏源极而做平坦化回刻。

首代样品证明这种拓扑能工作：0.2 μm 多鳍器件实现约 2 V 的增强型阈值、超过 10⁷ 的开关比和约 510 V 的关断击穿。但其 676 mΩ·cm² 比导通电阻、明显的转移迟滞和栅边缘破坏，也说明它距离高性能功率开关还有很长的工艺优化路径。

一、为什么 β-Ga₂O₃ 值得做垂直功率器件

β-Ga₂O₃ 是超宽禁带半导体，论文采用的材料参数是约 4.8 eV 禁带宽度与最高约 8 MV/cm 理论临界击穿场。功率单极器件常用 Baliga Figure of Merit 判断材料降低导通损耗的理论潜力：

\[\mathrm{BFOM} \propto \varepsilon \mu E_{\mathrm{crit}}^3\]

临界电场以三次方进入该指标，因此 β-Ga₂O₃ 即使迁移率不及部分竞争材料，理论 BFOM 仍很有吸引力。它还有一个现实优势：能够使用熔体法生长本征单晶衬底，相比必须依赖异质外延或昂贵气相生长的路线，长期有望形成较大尺寸、较低缺陷和更低成本的衬底供应。

但材料优势不会自动变成器件优势。β-Ga₂O₃ 的核心困难包括：

• 稳定、低电阻的 p 型掺杂尚不可得，传统结终端和体区设计受限；
• 沟槽刻蚀容易损伤侧壁，在 MOS 界面形成高密度陷阱；
• 欧姆接触需要重掺杂、激活与退火，接触工艺直接影响总导通电阻；
• 高场通常集中在沟槽底部、栅边缘和器件终端，而不是均匀分布在漂移层；
• 功率密度提高后，材料散热与封装热阻会成为系统级限制。

垂直架构的意义，是让耐压由晶圆厚度方向的低掺杂漂移层承担，同时让电流能力随芯片面积扩展。相比横向器件，它更接近高压、大电流功率开关所需的几何形态。

二、ISEFET 究竟改了什么

图 1：本站原创的 ISEFET 简化剖面。图形依据论文文字和尺寸关系重绘，目的在于解释电流路径与源极引出逻辑，不复制论文 Figure 1，也不按实际比例。

1. 电流仍然是垂直的

导通时，电子从顶部重掺杂 n⁺ 源接触层进入窄鳍，沿鳍与低掺杂 n⁻ 漂移区向下流动，最后经 Sn 掺杂导电衬底到达背面漏极。10 μm 漂移层、约 (1\times10^{16}\,\mathrm{cm^{-3}}) 的施主浓度主要承担关断耐压。

2. normally-off 来自窄鳍的静电耗尽

栅极沿鳍的两侧壁包围沟道。鳍宽缩小到 0.2 μm 后，两侧栅的耗尽区能够在 (V_{GS}=0) 时覆盖整个鳍截面，因此器件天然处于关断状态；施加正栅压后，沟道重新积累电子并导通。这不是依靠 p-n 结或 p 型体区实现的增强型工作，而是依靠几何尺寸与 MOS 静电控制实现。

论文把 0.2 μm 鳍的双侧栅等效纵横比写为 (L_g:W_{fin}=12:1)。这里真正重要的不是这个比值本身，而是栅控长度相对鳍宽足够大，使两侧电势能够控制鳍中心。

3. “Isolated Source Electrode” 是核心

顶部源极金属既是源接触，也是后续鳍刻蚀的硬掩膜。它沿鳍的长轴连续延伸，一端跨到有源区外的 SiO₂ CBL 上，再扩展成可探针接触或键合的大焊盘。

SiO₂ 在这里不是位于主电流路径中的半导体受主区，而是把源极引出金属与下方 β-Ga₂O₃ 电隔离。栅极略微覆盖 CBL 边界，确保鳍的末端仍被静电控制，也放宽了“栅边缘必须与 CBL 边缘精确对准”的要求。源极焊盘则在距离栅边几微米的位置开窗，降低源栅短路风险。

这一步把制造矛盾从“怎样在三维鳍结构中重新挖出源极”变成“怎样在平面绝缘区上接出连续金属”，是整篇论文最有价值的设计转换。

三、与三条主流垂直路线的比较

架构	栅控方式	电流阻挡/关断方式	主要制造难点	ISEFET 的相对变化
垂直 FinFET	栅包围窄鳍侧壁	几何耗尽	介质/金属填充、平坦化、精确回刻与源极重开	保留窄鳍静电控制，改用侧向隔离源极引出
U-MOSFET	U 形沟槽栅	深能级受主区或准反型沟道	沟槽底部高场、离子注入损伤、受主激活	不在有源区内构造受主 CBL
CAVET	平面或沟槽栅控制电流孔径	Mg/N 等受主阻挡层中保留电流孔	深能级陷阱、孔径一致性、动态色散	用有源区外 SiO₂ 隔离替代半导体受主阻挡层
ISEFET	双侧栅控制窄鳍	0 V 下全耗尽	鳍侧壁界面、源接触激活、栅边缘电场	减少拓扑所需的平坦化和受主阻挡层步骤

需要强调：ISEFET 简化的是架构必需的工艺模块，不等于目前的实验流程已经简单。论文样品仍用了多能量离子注入、电子束曝光、ICP/RIE 深刻蚀、PECVD、PE-ALD、电子束蒸发、溅射和两次退火。它提供的是一条更容易转向光刻与批量工艺的拓扑，而不是已经完成高吞吐量产验证的流程。

四、八步制造流程背后的器件目的

1. 衬底与漂移层

器件从 HVPE 生长的 (001) β-Ga₂O₃ 开始，包含 10 μm、(N_D\approx1\times10^{16}\,\mathrm{cm^{-3}}) 的 n⁻ 漂移层和 Sn 掺杂导电衬底。低漂移区掺杂有利于耐压，但会提高漂移电阻，这是所有单极高压器件的基本权衡。

2. 多能量 Si 注入形成 n⁺ 源接触层

作者用 15–170 keV 的多组 Si 离子注入叠加出近似箱形浓度分布，目标深度 150 nm、浓度约 (5\times10^{19}\,\mathrm{cm^{-3}})，总剂量 (9.16\times10^{14}\,\mathrm{cm^{-2}})。随后在 360 Torr N₂ 中以 950°C 退火 30 分钟激活。

多能量注入的意义，是避免单一能量产生尖锐高斯峰，让整个金属接触下方都有足够高的电子浓度，以降低肖特基势垒宽度和接触电阻。但这也是本次样品的重要失效来源：论文认为 n⁺ 层激活不完全或发生退化，显著抬高了导通电阻。

3. 在有源区外定义 SiO₂ CBL

PECVD 沉积 150 nm SiO₂，再通过 ICP/RIE 与稀释缓冲 HF 组合刻蚀形成隔离区。其作用不是承受全部漏极电压，而是隔离延伸源极金属，让源焊盘可以在平面区域被接触。

4. 同时定义鳍与源极金属

作者用电子束曝光形成 0.2–0.4 μm 宽鳍图形，并让鳍的一小段跨在 CBL 上。Ti/Au/Ni（40/100/200 nm）同时承担源极和鳍刻蚀掩膜；相同金属堆栈再用于 CBL 上的源焊盘。

5. 自对准深鳍刻蚀

BCl₃/Cl₂ ICP/RIE 以顶部 Ni 为掩膜向下刻蚀约 1.2 μm。鳍沿 [010] 方向布置，使侧壁接近 (100) 晶面，因为该取向对等离子刻蚀损伤相对不敏感。器件外围采用圆角以降低电场拥挤。

6. 侧壁修复与栅堆栈

刻蚀后用低于 100°C 的 85% H₃PO₄ 处理 10 分钟，然后以 PE-ALD 沉积 40 nm Al₂O₃ 栅介质，再沉积 Ni/Au/Ni（30/70/40 nm）形成包覆鳍的栅极。

这一步决定了 MOS 界面质量。本次器件出现明显迟滞，说明湿法处理未充分清除刻蚀诱导缺陷，Al₂O₃/β-Ga₂O₃ 界面仍有较高 (D_{it})。对功率 MOSFET 而言，这不仅影响静态阈值，还可能导致动态导通电阻、偏压温度不稳定与长期漂移。

7. 开源焊盘、背面漏极与接触退火

最后用 RIE 去除源焊盘上的 Al₂O₃，背面沉积 Ti/Au（30/100 nm）漏极，并在 N₂ 中以 470°C 退火 1 分钟形成欧姆接触。

五、怎样读懂论文的电学结果

1. 0.2 μm 鳍：关得住，但导通代价很高

论文的主器件采用 (W_{fin}=0.2\,\mu m)、鳍间距 1.2 μm、鳍高 1.2 μm、鳍长 100 μm，并将结果归一化到 (100\times100\,\mu m^2) 面积。

指标	0.2 μm 鳍主器件	技术含义
阈值电压 (V_{TH})	约 2 V	证明 0 V 时窄鳍可被双侧栅完全耗尽
(I_{on}/I_{off})	>10⁷	基本开关功能成立，但不是该材料最佳纪录
最大电流密度	12 A/cm²	在 (V_{DS}=10\,V, V_{GS}=15\,V) 下，明显受串联电阻限制
比导通电阻 (R_{on,sp})	676 mΩ·cm²	对功率器件偏高，论文归因于 n⁺ 接触层激活/退化问题
击穿电压 (V_{BR})	约 510 V	在 (V_{GS}=-5\,V) 下测得，最终为破坏性击穿
论文给出的漂移区场强	1.34 MV/cm	仍远低于材料约 8 MV/cm 的理论上限

2. 0.4 μm 鳍：电阻下降，但栅控变弱

论文还测试了 (W_{fin}=0.4\,\mu m)、等效 (L_g:W_{fin}=6:1) 的器件，虽然未给出完整曲线，但报告了：

• 最大电流密度提高到 70 A/cm²；
• (R_{on,sp}) 降到 322 mΩ·cm²，约为 0.2 μm 器件的一半；
• 在 (V_{DS}=10\,V) 时开关比超过 10⁹；
• 输出呈三极管式、在高漏压下没有明显饱和区。

这组对比揭示了核心尺寸权衡：鳍变宽会降低沟道和接触拥挤带来的电阻，却削弱两侧栅对鳍中心的控制。没有饱和不一定等于器件不能开关，但意味着漏端对沟道势垒的影响更强，短沟道/电荷控制与高场行为需要进一步建模。

3. 转移迟滞暴露的是界面问题

栅压从 -3 V 扫到 10 V 再反向扫描时，转移曲线出现很大的回线。界面陷阱在正向扫描中捕获电子、在反向扫描中以不同时间常数释放，会改变有效栅电荷，导致同一 (V_{GS}) 对应不同的沟道电流。

对实验室 DC 曲线，它表现为阈值漂移；对实际开关，它可能表现为动态 (R_{on})、脉冲历史依赖、开关损耗不稳定和长期可靠性问题。因此，下一代 ISEFET 的首要任务不是继续缩鳍，而是把刻蚀后表面处理、ALD 成核和后退火做成低 (D_{it}) 的稳定界面模块。

4. 510 V 击穿不是漂移层极限

破坏点出现在靠近源焊盘区域的栅边缘，论文也指出该 Al₂O₃ 工艺的介质强度与测得击穿接近。因此 510 V 更可能由 MOS 栅边缘/介质局部高场限制，而不是 10 μm β-Ga₂O₃ 漂移层被均匀耗尽后的材料极限。

用简单平均值计算，(510\,V/10\,\mu m\approx0.51\,MV/cm)，而论文给出的漂移区特征场为 1.34 MV/cm。两者差异提示电场并不均匀：沟槽底部、栅边和器件外围存在局部增强。作者建议加入电场管理和沟槽底部氧化物 spacer，这比单纯加厚漂移层更优先。

5. 粗略 PFOM 说明它仍是架构验证器

若仅用论文同一主器件的静态数据作粗略估算：

\[\mathrm{PFOM}=\frac{V_{BR}^{2}}{R_{on,sp}} \approx\frac{510^{2}}{0.676} \approx0.385\,\mathrm{MW/cm^2}\]

这是本站根据报告值计算的数量级，不是论文给出的正式指标，也未校正面积归一化、温度和动态效应。它远低于先进 β-Ga₂O₃ 垂直器件的公开前沿，进一步说明本工作应被评价为新拓扑的首次电学闭环，而不是性能冠军。

六、真正有价值的创新与容易被误读的地方

真正的创新

1. 把源极接触从三维有源区转移到平面隔离区，消除器件拓扑对多次平坦化/回刻的刚性需求；
2. 用普通介质完成引出隔离，避免在主电流路径旁构造 Mg/N 深能级受主 CBL；
3. 保留窄鳍的增强型静电控制，不需要成熟 p 型 β-Ga₂O₃；
4. 栅与 CBL 的容差式重叠降低关键边缘对准要求，有利于从电子束原型转向批量光刻；
5. 架构允许把场板、终端、底部 spacer、不同栅介质和接触优化作为相对独立的后续模块加入。

容易被误读的地方

• “无需平坦化”不等于“无需精密工艺”；0.2 μm 鳍仍由电子束曝光定义，量产需要 DUV、多重图形化或其他可扩展方案验证；
• “无需受主 CBL”不等于“没有 CBL”；论文仍使用 150 nm SiO₂，并把它称为介质 CBL，只是它位于有源区外且不靠深能级受主阻断电流；
• “可大规模制造”是架构潜力，不是本论文已经给出的晶圆级良率数据；
• 510 V 击穿不能代表材料潜力，因为当前破坏由局部栅边缘和介质限制；
• 2 V 阈值证明 normally-off，但功率应用还需评估噪声裕量、栅压窗口与温度漂移。

七、下一代 ISEFET 必须回答的工程问题

1. 接触与漂移电阻能否被分离量化

论文将高 (R_{on,sp}) 归因于 Si 注入层激活不完全或退化，但没有给出 TLM、接触电阻、各层串联电阻或温度依赖分解。下一步需要证明架构本身没有额外的电流拥挤和源极扩展电阻。

2. 界面陷阱能否压到动态开关可接受水平

需要脉冲 I-V、不同静置偏压、不同脉冲宽度、频率相关 C-V、BTI 和高温栅偏测试。仅凭慢速 DC 扫描无法证明器件适合高频功率转换。

3. 栅—源重叠是否带来过高电荷代价

为了放宽 CBL 边缘对准，栅极与隔离区上的源极延伸存在重叠。这可能增加 (C_{GS})、总栅电荷 (Q_G) 和驱动损耗。论文未报告电容、栅电荷或开关波形；如果重叠面积随大电流单元扩展，这可能成为 ISEFET 特有的系统级代价。

4. 电场终端能否把击穿从栅氧边缘推入漂移层

需要沟槽底部厚氧、场板、JTE 类替代终端、外围介质设计与三维 TCAD 联合优化。只有破坏位置离开栅边缘、漂移层接近均匀耗尽，β-Ga₂O₃ 的高临界场优势才会真正兑现。

5. 从 EBL 多鳍阵列到晶圆级单元阵列的变异性

鳍宽直接决定阈值与导通电阻。0.2 μm 到 0.4 μm 已表现出明显电学差异，因此线宽、侧壁角度、刻蚀深度、晶向、Al₂O₃ 厚度和源极连续性都必须进入统计过程控制。高产率不能只看“器件导通”，还要看单元间 (V_{TH})、(R_{on}) 和击穿分布。

6. 热管理与封装

论文是小面积参数分析器件，没有报告自热、热阻或大电流脉冲。未来提高电流密度后，鳍阵列的局部热通量、衬底散热、背面金属和封装界面会与电学优化同等重要。架构更容易制造，并不自动意味着更容易散热。

八、产业意义：减少一类“不可控工艺”，而不是立刻替代 SiC/GaN

ISEFET 的产业价值在于设计可制造性：它试图减少两类对 β-Ga₂O₃ 特别不友好的步骤——三维结构上的平坦化回刻，以及依赖深能级受主的电流阻挡层。若源极侧向引出能在步进式光刻、晶圆级对准和大面积单元阵列中稳定复现，研发团队就能更快迭代栅介质、场板、终端和漂移层，而不必每次都重新解决源接触拓扑。

但从商业竞争看，这篇论文还没有回答：

• 单位面积导通电阻能否接近 SiC/GaN 或先进 β-Ga₂O₃ 器件；
• 动态 (R_{on})、阈值漂移和栅氧寿命是否满足车规或电网级寿命；
• 熔体衬底、外延、注入激活和刻蚀界面的综合良率；
• 大电流封装中的热阻与雪崩/短路鲁棒性；
• 介质 CBL、源极重叠与多鳍单元是否会增加芯片面积和栅驱动损耗。

因此最合理的判断不是“氧化镓即将替代 SiC”，而是：ISEFET 提供了一种更适合快速试错和未来制造收敛的器件骨架；性能、可靠性和热管理仍需在这个骨架上逐项补齐。

我的结论

这篇论文很有意思，正因为它没有用更复杂的材料工程去补 β-Ga₂O₃ 的 p 型缺失，而是通过重新布置电极与绝缘边界，把问题转换成更熟悉的介质隔离和金属互连问题。

从器件物理看，ISEFET 仍然是窄鳍双栅耗尽型的垂直 MOSFET；从制造架构看，它把埋藏源极连续延伸到有源区外，这一“小改动”移除了平坦化和深能级受主 CBL 两个高风险模块。首代数据已经证明逻辑闭环，但高导通电阻、迟滞和边缘击穿也清楚地标出了下一轮研发顺序：先修接触与界面，再做电场终端，最后用动态可靠性和晶圆级统计证明量产价值。

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